在AI 存储系列里，"先进封装"这个词被反复提到——CoWoS 是 HBM 的另一半命门、陈立武把它列为下一阶段的技术押注……但它到底是什么，一直没正面展开。这个 3 篇的系列专门补上这块拼图。它值得单独一个系列，因为一个正在发生的行业转折：2026 年，先进封装的市场规模预计首次超过传统封装——这道曾经不起眼的"后道工序"，正式成为半导体的主战场之一。
先懂背景：摩尔定律的三堵墙
过去五十年，芯片进步的主旋律是"把晶体管做得更小"。这条路没有死，但撞上了三堵墙：
- 物理墙：晶体管尺寸逼近原子量级，每前进一代（5nm→3nm→2nm）难度指数级上升；
- 经济墙：先进制程的设计和制造成本暴涨，一颗 3nm 大芯片的流片成本以亿美元计——不是所有功能都值得用最贵的工艺；
- 面积墙：光刻机一次曝光的最大面积（光罩极限）约 858mm²，单颗芯片的尺寸有物理天花板，而 AI 芯片对晶体管数量的需求早已溢出这个天花板。
还有一个隐藏的杀手：良率。芯片面积越大，"整片报废"的概率越高——硅片上随机分布的缺陷，落在小芯片上废一小块，落在大芯片上废一整颗。大芯片在经济上越来越不划算。
解法：拼积木（Chiplet）
行业的答案朴素而聪明：别造一整块大芯片了，拆成几块小芯片（Chiplet，芯粒）分开制造，再"拼"回一个整体。
拼积木的三大好处：
- 良率救回来了：小芯片受缺陷影响小，好的留下、坏的丢弃，整体成本大降；
- 各花各的钱：计算核心用最贵的 3nm，输入输出、模拟电路用便宜的成熟制程——AMD 靠这招在 CPU 上打了漂亮的翻身仗，是 Chiplet 路线最早的大赢家；
- 面积天花板被突破：单颗受光罩限制，但把几颗拼在一起,总规模就没了上限——AI 芯片正是这么长大的。
但天下没有免费的积木：拆开的芯片之间要用极高速的通道重新连起来，否则拼出来的是"一堆芯片"而不是"一颗芯片"。这个"连"的工艺，就是先进封装的全部内涵——它决定了积木拼得好不好，也因此从后道杂activity变成了核心竞争力。
两种拼法：2.5D 与 3D
行业黑话里的 2.5D 和 3D，就是两种拼积木的姿势：
2.5D：并排拼。把 GPU、HBM 等小芯片并排摆在一块"硅中介层"（Interposer）上——可以理解为在芯片下面垫了一块布满高速通道的"立交桥"，芯片之间通过它对话。这就是台积电 CoWoS（Chip on Wafer on Substrate）的基本形态，当今几乎所有旗舰 AI 芯片（英伟达、AMD 的加速卡）都是 CoWoS 拼出来的。英特尔的 EMIB 是同思路的变体：不垫整块立交桥，只在芯片交界处嵌一小块"桥"，更省成本。
3D：垂直摞。把芯片直接叠在另一颗芯片头顶，用铜对铜的微凸点甚至"混合键合"直接连通——距离更短、带宽更高、占地更小。代表是台积电 SoIC、英特尔 Foveros；AMD 把缓存摞在 CPU 上的 3D V-Cache 是消费级最出名的应用。而你已经很熟悉的 HBM 本身，就是 3D 封装的产物（存储系列第 1 篇的 TSV 堆叠）——两个系列在这里正式会师。
实际的旗舰 AI 芯片是"全都要"：先用 3D 把缓存/小芯片摞好，再用 2.5D 把计算块和 HBM 并排拼上——一颗现代 AI 芯片，本质上是一座用封装工艺盖起来的微型城市。
下一代：从"硅片上拼"到"玻璃上拼"
前瞻两个正在路上的方向，后面两篇会用到：
- 面板级封装（CoPoS 等）：硅中介层受晶圆尺寸（圆形、300mm）限制，行业正转向更大的方形面板当底座，一次拼更多、成本更低——台积电的 CoPoS 试产线瞄准 2027 年；
- 玻璃基板：用玻璃替代有机材料做芯片的"地基"，更平整、更耐热、可以做得更大——英特尔押注最早（陈立武访谈里点过名），业内普遍把它看作 2028 年之后的主战场。
金豆划重点
- 摩尔定律撞上物理、经济、面积三堵墙,行业从"把晶体管做小"转向"把芯片拼起来"；
- Chiplet 拼积木的三大红利：良率、成本（混用制程）、突破面积天花板——代价是芯片间互连全押在封装上；
- 两种拼法记住代表作：2.5D 并排拼 = CoWoS/EMIB，3D 垂直摞 = SoIC/Foveros/HBM；
- 2026 年先进封装市场首超传统封装——"后道工序"已是主战场；下一代看面板级和玻璃基板。
下一篇看权力格局：为什么台积电在封装上也一家独大、三大专业封测厂各自的位置，以及中国军团——半导体全链条里离世界第一最近的环节。
内容参考：TrendForce：CoWoS 供需报道、先进封装产业分析等公开资料整理。本文不构成任何投资建议，市场有风险，入市需谨慎。
— 金豆
